RISC-V CPU 发展全景调研：微架构演进、基础软件走向与 AI Agent 时代的性能工程

版本历史

术语与缩略语

可靠性标记

【C】 表示规范原文、官方文档或一手资料可直接核查的事实，不代表本报告已实测；【C*】 表示稳定的通用工程原理；【S】 表示厂商或组织的单方声明，未交叉验证；【P】 表示分析、估算、建议或条件性情景；【?】 表示本次证据不足。正文中的“判断”“建议”“估算”同样限定结论性质。

版本规则： 除明确注明其他版本外，RISC-V 架构结论以当前 ratified 规范（RVA23 v1.0 及其勘误）为准；Arm 以 Armv9 年度更新公开口径为准；x86 以 Intel/AMD 公开产品资料为准。厂商公布的核心数、TOPS、分/GHz 等均按“宣称值”标注，不把“宣称支持”等同于“通过量产或第三方复现”。硬件参数随时可能随新品更新，结论以研究截点为准。

1. 核心判断（TL;DR）

• 【C】RISC-V 已跨过“规范关”：RVA23 于 2024-10 批准，明确了应用处理器必须实现的扩展组合（V、Zvfhmin、Zvbb、Zvkt、Zicond、Zimop、Zcmop、Zcb、Zfa、Zawrs、Supm 等，RVA23S64 另加 Svnapot/Sstc/Sscofpmf/Ssu64xl/Sha）[S01][S02][S03]；2025–2026 年 Debian 13 首次官方支持 riscv64、Ubuntu 25.10 起以 RVA23 为基线、openEuler 24.03 SP3 成为首个 RVA23 长周期版本，生态进入“发行版默认化”窗口 [S67][S68][S70]。
• 【C*】微架构第一梯队已经成型：RISC-V 服务器/高端核普遍进入 6–8 译码、数百至上千条乱序窗口、15–22 分/GHz（SPECint2006）区间，香山昆明湖、玄铁 C950、Tenstorrent TT-Ascalon、SiFive P870-D 等把与 Arm Neoverse V3（10-wide 译码、384 MOP ROB）的差距压缩到“一个身位”；差距重心已从“有没有高性能核”转为“开发生态、工具链与软件成熟度的补课速度” [S06][S16][S17][S24][S32]。
• 【C*】AI Agent 负载把 CPU 拉回舞台中央：Anthropic 披露的解耦架构显示执行侧（harness）与模型侧（brain）分离后首字延迟显著下降 [S27]；学术研究测得 agent 负载中 OS 级执行可占端到端延迟的 56–74%，内存而非 CPU 才是多租户密度的首要瓶颈 [S31]；Micron、SemiAnalysis、Red Hat、AMD 均观察到 CPU:GPU 配比从约 1:4 向 1:2–1:1 移动 [S28][S26][S35][S30]。
• 【S】性能分析技术栈已形成“信号→接口→工具→方法→优化”的完整闭环：硬件侧 PMU/PEBS/IBS/SPE/PT、内核侧 perf_event_open 与 SBI PMU、工具侧 perf/ftrace/eBPF/bpftrace/FlameGraph、方法侧 TMA/Roofline/off-CPU、优化侧 PGO/BOLT/向量化，每一环都有可复现的验证路径；RISC-V 侧该链条已可用但深度仍待补齐 [S76][S77][S78][S80][S85]。
• 【P】对性能工程师的建议路线：以“微架构理解 + 测量闭环”为主干，先掌握 PMU 与 perf 的实际测量能力，再用 TMA/Roofline 等方法把数据翻译成结论，最后通过 PGO/BOLT/向量化落地并回归验证；对 RISC-V 额外跟踪 hwprobe 与 SBI PMU 的软件缺口，这是当前最有价值的能力空位 [S60][S76][S90][S94]。

2. 问题、范围与方法

本报告回答五个问题：(1) RISC-V CPU 现状与 Arm/x86 的相对位置；(2) 微架构演进方向与差距；(3) 基础软件发展方向；(4) AI Agent 时代的 CPU 趋势；(5) 性能分析与优化工程师的技术深研清单。方法上采用“规范优先、上游优先、一手优先”的证据层级：ISA 规范、内核文档与语言运行时发布说明为第一层；厂商产品页与官方博客为第二层；媒体报道与社区讨论为第三层，仅用于线索与交叉印证。所有引用编号见“参考来源”台账，正文引用编号与台账一一对应。

本报告的证据强度差异被显式标注：凡厂商自述的规格与性能一律视为宣称值【S】；凡跨两个以上独立来源印证的行业趋势视为【C*】；规范与官方文档条文为【C】；方法论建议为【P】。研究限制见第 8 章。

3. 全球技术基线

RISC-V：从“规范批准”走向“基线默认”。 RVA23 的强制清单把此前碎片化的扩展选择收敛为一组确定的能力（向量、位操作、条件指令 Zicond、压缩指令 Zcb、浮点 Zfa 等），RVA23S64 追加的 Svnapot、Sstc、Sscofpmf、Ssu64xl、Sha 让服务器软件（大页、定时器虚拟化、性能采样、虚拟化扩展族）有了统一前提 [S01][S02][S03]。RVA23.1 不新增强制扩展，仅把 Ssdbltrap、Sscfg、Ssctr 等列为开发选项，说明 2025–2026 的主线是“落地而非再扩张” [S03]。在扩展总量上，Hot Chips 2026 的公开统计显示 RISC-V 在编扩展约 200 个，而 AArch64 约 400、x86 约 800，RISC-V 的“模块化”既是灵活性也是生态负担 [S95]。微架构上，RISC-V 已进入主流流水线量级：香山三代（雁栖湖→南湖→昆明湖）逐代加宽加深，昆明湖到达 6-wide 译码、15–16 分/GHz 并推进产品级交付 [S06][S17]；玄铁 C950 宣称 8 译码、16 级流水、超过 1000 条乱序窗口、SPECint2006 单核超过 70 分（约 22 分/GHz 量级）、RVA23.1 并配自研矩阵引擎 AME [S16]；Tenstorrent TT-Ascalon 为 8-wide、SF4X 工艺、超过 22 分/GHz，2025-12 宣布正式可用 [S24]。产品侧，SiFive P870-D 面向数据中心提供最高 256 核、CHI 互联与 CXL 支持 [S11]；Ventana Veyron V2 走 192 核 chiplet 路线 [S22]；进迭时空从 K1（8 核 X60、2 TOPS）演进到 K3（16 核 X100、2.5GHz、60 TOPS、宣称首款 RVA23 量产芯片、2026-04 量产）[S10][S14][S19]；算能 SG2044 在 2.6GHz 下把多核性能较 SG2042 提升约 4.9 倍 [S13]。这些数字的纵向对比（HiFive Unmatched 到 SpacemiT K3 五年约 8 倍）说明 RISC-V 单核性能年均增速与同期 x86/Arm 相当甚至更快，但起点低 [S38]。

Arm：架构节奏稳定，自研芯片化提速。 服务器核 Neoverse V3 以 10-wide 译码、384 MOP ROB 与 SVE2 支撑云厂商自研芯片 [S32]；Arm 进一步以 AGI CPU（136 核、3nm、300W、DDR5-8800、CXL 3.0、96 条 PCIe Gen6，宣称每机架性能超过 2 倍）直接进入芯片产品赛道 [S33][S34]；AWS Graviton5（192 核）2025-12 正式可用、2026-06 配 M9g 实例全面铺开 [S20][S21]；Azure Cobalt 200 以 132 核与 192MB L3 主打“为现代 agentic AI 负载优化” [S23]。客户端侧 Cortex-X925 主打桌面级 IPC 提升，Cortex-C1 Ultra 基于 Armv9.3-A 并配 SME2 [S37][S40]。份额上，2026Q1 数据显示 Arm 架构服务器已占据数据中心收入超过 45%，成为结构性力量 [S41]；而 x86 服务器收入内部 AMD 已到 46% [S42]。

x86：宽核与矩阵加速并行，内存带宽军备竞赛。 客户端 Lion Cove 已达 12-wide 退休宽度与 3MB L2，Skymont 能效核 9-wide [S47]；Panther Lake（Core Ultra 系列 3）以 Intel 18A 工艺落地，平台级 AI 算力宣称 180 TOPS [S44]；服务器侧 Clearwater Forest（Xeon 6+）达 288 个能效核与 576MB L3 [S46]，Diamond Rapids（Xeon 7）规划 256 个 P-core 与 1.28GB LLC [S45]，AMD Zen 6 Venice 以 256 个 Zen 6c 核、TSMC N2 与 16 通道 MRDIMM-12800（约 1.64TB/s）把内存带宽作为差异化主轴 [S48]。软件生态仍是 x86 最厚的护城河，SPEC CPU 2026 等新基准默认覆盖其平台 [S75]。

三体系在“规范→微架构→芯片→软件”四层上的对照与分水岭见图 1。

图 1：RISC-V／Arm／x86 在规范、微架构、芯片产品与基础软件四个层面的对照与两条分水岭。 来源：依据本报告台账 [S01]–[S95] 中各方公开资料整理；数据口径为厂商公布参数与官方规范条文，截点 2026-09-30；具体数值均属宣称值，未经本报告实测。

4. 国内发展、差距与机会

国内 RISC-V 已经形成“开源核 + 商业核 + 整机 + 发行版”的完整链条，并在个别环节领先全球节奏。开源侧，香山项目持续迭代并公开昆明湖的 QEMU 机型文档，使软件团队可在流片前完成适配 [S06][S17]；商业侧，阿里达摩院玄铁从 C930 到 C950 直接对标服务器级场景，宣称 RVA23.1 与自研矩阵引擎能力 [S07][S16][S08]；进迭时空以 K3 抢占“首款 RVA23 量产”生态位并把产品线延伸到 X100 核 IP [S14][S19]；算能以 SG2042/SG2044 覆盖多核开发板市场 [S13]。操作系统与发行版侧，openEuler 24.03 LTS SP3 的 RISC-V 版本进入长期维护、中科院软件所基于 25.03 交付面向 RVA23 的版本 [S68][S70]，Anolis OS 23 与 openKylin 持续跟进 [S69][S18]，加上 RuyiSDK 等工具集降低了上手门槛 [S15]。

差距同样清晰。第一，移动与桌面生态仍是最大短板：Android 官方尚未把 RISC-V 列为 Tier-1 目标，相关仓库更多是社区与厂商自发的移植工作 [S71]；这对“以手机生态反哺芯片”的路径构成结构性限制。第二，工具链与软件栈的“深水区”尚浅：编译器虽已支持 rva23u64（GCC 16 与 LLVM 24 系列目标）[S64][S65]，但向量自动向量化的收益高度依赖应用形态，公开评测显示同一神经网络在 GCC 与 Clang 下收益分别约 1.45 倍与 1.2 倍，Stream/SpMV 等模式甚至无收益 [S90]；数学库与框架的 RVV 优化仍在推进 [S12][S93]。第三，矩阵扩展尚未定于一尊：IME 仍在标准化流程中，而 AME、SME2、AMX 各自成形，短中期会出现“同一算法多套内核”的碎片化成本 [S29][S39][S91]。第四，内核与虚拟化的深水区依赖 H 扩展、并由 hwprobe 做能力探测而非强制基线，这意味着软件必须处理“同一发行版在不同芯片上能力不同”的现实 [S60][S61]。上游对补丁质量的要求也在提高，2025 年 8 月 Torvalds 对 RISC-V 补丁的公开批评即是信号：进入主线不再有“新架构豁免” [S43][S50][S51]。

机会集中在三点。其一是 RVA23 收敛带来的“一次适配、多芯片复用”红利，国内发行版已在这一窗口抢先发布长周期版本 [S68][S70]。其二是垂直场景：车规、工业与边缘 AI 对生态包袱不敏感，而对可控性与成本敏感，RISC-V 的模块化与国内供应链优势可放大 [S10][S19]。其三是性能工程的服务缺口：随着 K3 等量产芯片进入开发者手中，围绕 RVV 调优、PMU 采样、发行版性能基线的工程能力供给明显不足，这是基础软件工程师可以直接切入的差异化方向 [S76][S90][S94]。

5. 关键机制深挖

5.1 微架构演进机制：宽发射、乱序窗口与向量矩阵单元

接口与实现依据。 微架构演进不是自由发挥，而是被 ISA 接口与 profile 约束：RVA23 以规范形式规定了向量与位操作等扩展必须存在（接口层面统一），实现层面则由各核自选宽度与深度——香山昆明湖以 6-wide 译码与 15–16 分/GHz 对标服务器场景 [S06][S17]，玄铁 C950 以 8 译码、超过 1000 条乱序窗口追求单线程峰值 [S16]，TT-Ascalon 以 8-wide 与超过 22 分/GHz 定位高性能 IP [S24]；Arm 与 x86 的参照系分别是 Neoverse V3 的 10-wide/384 MOP ROB 与 Lion Cove 的 12-wide 退休 [S32][S47]。矩阵与向量侧接口分化明显：RVV 是开放标准，SME2 是 Arm 产品化接口，AMX 是 x86 私有接口，IME 仍在标准化流程中 [S29][S39][S91]。选择哪套接口，等于选择未来五年的软件适配成本。

失效边界。 加宽加深的收益存在硬边界：译码宽度超过某点后前端供给不再是无约束瓶颈，后端执行端口与缓存带宽成为新限；乱序窗口扩大带来的物理寄存器堆与重命名开销呈超线性增长；频率与功耗也互为约束——3.2GHz 级 8 译码核的功耗墙决定了它更适合 5nm 级工艺与服务器散热条件 [S16]。向量与矩阵的边界同样明确：自动向量化收益依应用而异，公开评测中 AlexNet 上 GCC 约 1.45 倍、Clang 约 1.2 倍，而 Stream/SpMV 类访存密集模式可能没有收益 [S90]；这意味着“有 RVV 单元”不等于“有向量性能”，失效边界在数据布局与访存模式而非指令本身。

验证条件。 微架构宣称值必须用可复现口径验证：SPEC CPU 2026 已提供 linux-riscv64 目标，可作为跨体系对照的统一基准 [S75]；单核“分/GHz”适合做代际比较，不适合做跨体系结论——SPECint2006 与 SPEC CPU 2026 的分数不可直接换算 [S38][S75]。针对向量路径，验证条件应包含：同一算法分别以标量、自动向量化与手写 intrinsic 三档构建并对比 [S90]；对矩阵扩展，需分别验证库层（如 BLAS 类内核）与框架层（如推理运行时）的端到端收益 [S12][S93]。

成本与权衡。 对芯片方，加宽乱序窗口的面积与功耗开销要用“每瓦性能”交换，服务器与移动侧的取舍逻辑完全不同 [S16][S37]；对软件方，多套矩阵接口意味着维护成本与验证成本成倍增加，短期内应优先跟随 RVA23 强制的 RVV 主线，把 SME2/AMX 类私有路径留给有明确收益的场景 [S29][S39][S91]。对性能工程师，学习成本集中在“把声称的宽度参数翻译成实际瓶颈”：译码宽度、ROB 深度、端口数与缓存层次必须结合测量工具验证，而不是照抄规格表 [S47][S85]。

5.2 性能分析机制：PMU 信号链、工具与方法

性能分析的工程本质是把硬件信号翻译成可执行的优化决策。链路自下而上分四层：硬件信号（计数与采样）、内核接口、工具生态、方法学。硬件侧，Intel 提供 PEBS 精确采样与 PT 指令级追踪 [S79]，AMD 以 IBS 做基于指令的采样 [S81]，Arm 以 SPE 与 CoreSight ETM/CTI 覆盖采样与追踪 [S80][S59]；RISC-V 侧的规范基础是 SBI PMU 扩展与 Sscofpmf 计数器溢出机制 [S76]。内核接口侧，Linux 以 perf_event_open(2) 统一“计数事件”与“采样事件”两类用法，采样模式下 PMU 溢出中断驱动内核记录样本 [S77]；RISC-V 的具体实现由 riscv_pmu_sbi.c 对接 SBI 固件 [S76]。工具侧，perf、ftrace、eBPF/bpftrace 构成可编程观测底座，FlameGraph 把采样栈转成火焰图 [S83][S84][S57]，Perfetto 面向系统级追踪 [S58]，商业工具 VTune、μProf、Streamline 提供开箱即用的 TMA 与热点视图 [S54][S53][S52]。方法侧，TMA 把流水线损失分解为前端、后端、错误投机与退休四类，Roofline 判断计算还是带宽受限，off-CPU 与 USE 方法覆盖等待与饱和度问题 [S78][S82]。整条闭环（负载→信号→接口→工具→方法→优化→回归验证）见图 2。

图 2：性能分析与优化闭环及微架构可解释性工具。 来源：依据各平台 PMU 手册、Linux 内核接口文档与工具官方文档整理 [S76][S77][S78][S80][S85][S87]，含公开评测数据 [S90]；数据口径为文档条文与公开评测，截点 2026-09-30。

失效边界。 采样链路有三类失效：其一，采样点滑移（skid）使“最热指令”与“记录指令”存在偏移，需要计数与采样交叉验证；其二，虚拟化下 PMU 事件常被复用或截断，RISC-V 的 KVM 依赖 H 扩展且嵌套虚拟化仍在推进，云环境中事件语义可能弱化 [S61][S77]；其三，容器与权限策略会屏蔽部分事件，性能安全策略要求最小权限采集 [S77]。此外，仿真器与静态分析工具存在建模误差：llvm-mca 与 uiCA 基于端口与前端模型给出吞吐上界，不能替代真机测量，只适合做“设计空间筛选” [S85][S86][S87]。

验证条件。 性能结论必须可复现：基线测试应在固定频率与内核版本下重复三次以上并报告方差；优化收益需区分噪声（建议用统计显著性检验而非单次对比）；对多核与 SMT 场景需同时采集每核事件与内存带宽事件，避免把带宽瓶颈误判为计算瓶颈 [S77][S82]。验收条件建议写成契约：例如“优化后同一基准的中位数提升不低于 5% 且方差不变，端到端业务指标不劣化”，把性能改进纳入与功能等价的回归门禁 [S92]。

成本与权衡。 测量本身有开销：全量采样在高频负载下可能带来可观开销，需在“采样精度”与“生产可用性”之间取舍；eBPF 类动态追踪灵活但存在内核版本适配成本，静态追踪点（tracepoint）稳定但覆盖有限 [S83][S84]。工具选型同样有权衡：商业工具（VTune、μProf、Streamline）省去建模成本但绑定平台 [S54][S53][S52]；开源链路（perf/eBPF）跨平台但需要自行搭建解读方法 [S82]。对团队而言，最经济的路径通常是“统一 perf + 火焰图 + TMA 解读”作为主干，把平台专属工具留给深挖阶段。

5.3 能力成熟度对比矩阵

下表把本报告的证据收敛为一张对比矩阵：绿色表示可对标或已成熟，黄色表示可用但仍在补课，灰色为维度标签。矩阵与“性能工程师能力闭环”的关系见图 3。

图 3：RISC-V／Arm／x86 在六个维度的能力成熟度对比，以及性能工程师能力闭环。 来源：依据本报告台账 [S01]–[S95] 综合；数据口径为公开资料的定性归纳，非量化评分，截点 2026-09-30。

读法与边界。 矩阵条目均以 ISA 规范版本、内核与运行时接口（hwprobe、perf_event_open、SBI PMU）及发行版发布说明为依据，便于在做选型和投入决策时快速定位方向；其失效边界是：本矩阵为定性归纳而非量化评分，不同来源的评测口径差异（频率设定、软件版本、测试方法）可能放大或缩小真实差距 [S90][S95]。验证条件上，任何条目都可用“规范条文 + 发行版状态 + 产品页或上游仓库”三角复核，并应随版本滚动更新 [S01][S67][S68]。成本与权衡在于：汇总举证降低了通读成本，但粒度粗，进入具体决策前仍需回到 §3–§5 的细节与原始来源核对。

能力成熟度对比矩阵

该矩阵的接口含义在于：RISC-V 的短板集中在生态与工具深度而非规范缺失——这意味着软件侧的能力缺口正是工程机会；Arm 与 x86 的差异主要在路线选择（SME 与 AMX 的接口哲学不同），而非成熟度高低。若把矩阵内容当作优化路线图，其失效边界是：定性归纳不能替代针对具体负载的量化评估，同一维度在不同业务下权重差异巨大。验证条件是逐项复核：每个“绿色”结论都应能回溯到对应的官方文档或产品页 [S01][S32][S75]。成本与权衡体现在团队投入上：同时追三条体系的分析能力成本过高，建议以一条主线（所在业务的实际平台）为主，另外两条保持“能读文档、能看数据”的及格线 [S94]。

6. 演进方向与情景

AI Agent 时代 CPU 的三条主线。 第一条是配比上移：多源证据一致显示，agent 负载把 CPU 从“GPU 的附属品”变回“与 GPU 并列的瓶颈点”——Micron 观察到 CPU:GPU 配比从约 1:4 向 1:2 甚至 1:1 移动 [S28]；SemiAnalysis 提出 1 个 CPU 对 2–4 个 GPU 的常态化格局并强调内存带宽（MRDIMM-12800 级别）成为密度瓶颈 [S26]；AMD 与 Red Hat 分别从产品与客户侧印证 [S30][S35]；NVIDIA 则直接为 agent 场景设计以单线程性能优先的服务器 CPU 产品线 [S25]。第二条是负载形态变化：Anthropic 披露的解耦架构把“大脑”（模型循环）与“执行器”（工具与代码执行环境）分离，执行侧变成可独立扩展、可容错的系统组件 [S27]；学术研究进一步量化：agent 端到端延迟中 OS 级执行占 56–74%，多租户密度受内存容量约束而非 CPU 核数 [S31]。第三条是微架构含义：当工具调用、代码沙箱、文件系统操作成为常态负载，单线程响应、分支预测质量、内存层次与安全隔离（虚拟化）权重上升，而纯吞吐型设计不再是唯一答案 [S25][S27]。

三体系在这些主线上的位置。 Arm 以云厂商自研芯片（Graviton5、Cobalt 200）直接承接 agent 负载并给出“为 agentic AI 优化”的产品叙事 [S21][S23]；x86 以内存带宽与矩阵加速（MRDIMM、AMX）回应 [S48][S91]；RISC-V 的机会与风险并存——机会在于新增负载尚未形成软件锁定，RVA23 工具链与 Linux 支持已可用 [S60][S67]；风险在于 agent 栈的核心组件（语言运行时、容器、沙箱、可观测性）仍在高速迭代，RISC-V 需要同时追赶两代生态 [S72][S71]。

情景推演。 基准情景下（概率最高），2027 年 RISC-V 在边缘与嵌入式 AI、车规、开发板市场形成可用生态，服务器市场以特定客户与特定负载切入；乐观情景下，RVA23 长周期发行版 + 矩阵扩展收敛 + agent 负载爆发三者叠加，使 RISC-V 在 2028 年前后获得通用服务器市场份额的实质突破；保守情景下，矩阵扩展碎片化与移动生态缺位拖慢节奏，RISC-V 停留在垂直市场。三情景的关键观测指标与触发条件见下表。

对性能工程师而言，三情景的共同结论是一致的：无论哪条体系胜出，性能分析方法学（测量、建模、优化、回归）都是可迁移资产，差异只在平台工具与接口细节 [S82][S94]。

7. 建议与验收

回答第五问：应该深研什么。 用户的自我判断“微架构设计 + 软件 profiling 与优化”方向正确，但需要补一个关键定语：以“可测量、可复现”为约束。建议按四层构建能力：第一层微架构理解——流水线阶段、乱序执行、缓存层次与一致性、分支预测、向量单元，目标是能读懂厂商的宽度与窗口参数并把它们映射到瓶颈假设 [S32][S47]；第二层测量能力——PMU 计数与采样、PEBS/IBS/SPE/PT 的适用场景、perf 与 eBPF 的实操、虚拟化下的测量限制，目标是能独立完成一次可信的性能归因 [S77][S79][S80][S81]；第三层系统与内核——调度、内存管理、中断与 IO 路径，以及容器化对测量的影响，目标是能把“用户态热点”与“内核/系统行为”区分开 [S61][S84]；第四层优化落地——PGO/BOLT/AutoFDO/MLGO 的构建链路、向量化与数据布局、并发与内存局部性，目标是每次优化都有回归验证与收益归因 [S88][S89][S90]。对 RISC-V 方向，额外投入两点：跟踪 hwprobe 与 SBI PMU 的软件缺口（这是当前工具链最薄弱也最容易做出贡献的位置）[S60][S76]，以及参与一个真实负载的端到端优化（例如推理运行时或数学库的 RVV 路径）[S12][S93]。

建议—验收矩阵

8. 不确定性与研究限制

本报告的结论受四类限制。其一，硬件参数为宣称值：所有核心数、译码宽度、TOPS 与分/GHz 均来自厂商公开资料，未经本报告实测或第三方交叉复现 [S16][S24][S33]；同系列不同型号差异可能很大。其二，生态状态快速变化：发行版与运行时的支持等级随版本滚动更新，本报告以研究截点为准 [S67][S72]；例如 Android 的 Tier 状态、矩阵扩展的标准化进度都可能在数个月内变化 [S71][S29]。其三，AI Agent 负载的证据以工程博客与预印本为主，缺少长期生产环境统计，配比数字（如 1:2 至 1:1）应视为区间估计而非精确预测 [S26][S28][S31]。其四，情景推演属分析性判断【P】，不构成对市场或产品的预测承诺 [S23][S68]。

主张—证据矩阵

参考来源

附录：研究方法

• 检索顺序：规范优先、上游优先、一手优先。ISA 规范、内核文档、编译器与运行时发布说明为第一层证据；厂商产品页与官方工程博客为第二层；媒体报道与社区讨论为第三层，仅用于线索发现与交叉印证，不作单一结论依据。
• 链路核验：台账链接均经 HTTP 状态核验（2026-09-30 截点）；对返回 403 的站点（如部分厂商官网的反爬策略）以规范路径与页面标题核验存在性，状态在证据强度中如实体现。
• 图片口径：三张图表由本报告依据台账证据绘制，矢量源与高分辨率位图随报告发布；图中参数均为来源方公开宣称值，非本报告实测。
• 交叉验证：关键结论要求至少两个独立来源（如配比趋势同时引用 Micron、SemiAnalysis、AMD 与 Red Hat）；厂商口径与规范、上游事实分开标注。
• 未做事项：未进行目标硬件实测、未复现厂商基准、未进行功耗测量、未开展任何形式的非公开信息获取。